问题标签 [system-verilog]
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verilog - 无法理解 System Verilog 中的错误
我试图编译代码
但我得到了错误
Error (10170): Verilog HDL syntax error at counter.v(7) near text "@"; expecting ".", or "("
这是什么意思？
linked-list - systemverilog 支持链表吗？
我尝试在 systemverilog 中实现一个循环双向链表类（带有一个哨兵节点）。该列表本身似乎按预期工作，但最终导致模拟器崩溃（损坏堆栈？）
这让我想知道这是否是语言根本不支持的东西（在分配方面）？SV 确实有一个“队列”结构，它可以以相同的方式工作（在访问和插入时间上可能更有效）。
有任何想法吗？
verilog - 是否存在任何开源、完整的系统 verilog 语法？
是否有任何开源的系统 Verilog 语法？我正在寻找 System Verilog，而不是普通的 Verilog 语法。
verilog - 如何解释 Verilog 中的阻塞与非阻塞分配？
在绘制硬件图时，我对如何解释阻塞和非阻塞分配感到有些困惑。我们是否必须推断非阻塞赋值给我们一个寄存器？那么根据这个说法c <= a+b ，c 将是一个注册权，而不是 a 和 b？
verilog - 内存深度的地址宽度
我正在实现一个可配置的 DPRAM，其中 RAM DEPTH 是参数。
如何从 RAM DEPTH 确定地址宽度？
我知道关系 RAM DEPTH = 2 ^ (ADDRESS WIDTH)
即地址宽度 = log (base 2) RAM DEPTH。
Verilog中如何实现log（base 2）功能？
random - SystemVerilog 的 srand() 模拟
当您执行以下操作时， Crand()和srand()函数非常有用：
我可以在 SystemVerilog 中有这样的东西吗？是的，我知道$urandom(SEED)，但问题是它应该 SRAND 一次，然后 rand() 很多次
verilog - 如何在 System Verilog 中刷新文件缓冲区？
$finish我想在我的模拟中执行之前清除一个文件缓冲区。有我可以使用的文件刷新命令吗？还是我必须简单地使用$fclose？我意识到我可以在这种情况下关闭文件，但我想知道是否有一个刷新命令供我将来使用。
verilog - 在系统verilog中没有类型的输入
我在一个示例中遇到了一个输入和输出的系统verilog代码declaration的示例，module没有说明它们的类型，例如logic，wire...
logic陈述和不陈述任何类型之间有什么区别？
verilog - 在verilog或systemverilog中将2x时钟的数据转换为1x时钟
我正在验证。我目前面临一个将数据转换为 2x 时钟单元的问题。
对于 132 位信号，它以 2x 时钟作为 66 位总线传输。
再次接收时，所有时钟转换都将完成从 2x 到 1x 的所有 132 位信号。
有人可以帮助我如何做到这一点吗？
提前非常感谢。
compiler-errors - 如何修复移位运算符语法错误？
我正在尝试编译我的代码，但在使用算术右移运算符时出现错误：>>>. 这是代码：
这是错误：
我的错误是什么？