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我想删除一个 ovm 对象（及其子对象），以便我可以使用不同的配置重新创建它。有没有办法在 OVM 中做到这一点？

目前，当我尝试使用 再次创建对象时new，出现以下 VCS 运行时错误：

[CLDEXT] Cannot set 'ap' as a child of 'instance', which already has a child by that name.

我意识到我可以简单地使用不同的名称来“重新创建”实例，但是我仍然会让旧实例坐在那里吸收内存。

我正在寻找不特定于 Java 或任何其他语言的依赖管理工具。

我们使用 SystemVerilog（一种硬件描述语言）来创建独立模块。我们在各个里程碑标记这些模块的发布。更高级别的设计经常使用 Subversion 标签引入其他模块。

我们尝试使用 Subversion 外部组件来自动化操作，这样当您签出一个模块时，您也可以获得它的依赖项。但是当你进入系统级别时，嵌套的外部对象太多了，运行 svn update 需要一个小时。显然这种方法行不通。

基本上，我想说“我的模块依赖于这个版本的模块 A、这个版本的模块 B 和这个版本的模块 C”。该工具将检查依赖关系，检查依赖关系的依赖关系，并确保没有冲突的依赖关系（例如，同一模块的两个版本）。

是否有任何工具可以很好地与任意语言和 Subversion 配合使用？

我正在尝试在 verilog 中创建一个多级比较器，但我无法弄清楚如何在单个生成循环中增加多个 genvar。我正在尝试以下操作：

并得到以下错误：

任何人都知道如何在同一个生成语句中增加多个 genvars？或者至少获得等效的功能？

我想在我的 SystemVerilog 类中创建一个const对象。SystemVerilog 是否支持 const 对象（以及如何支持？），还是仅支持 const 原始类型。

我想做类似的事情：

嗨，谢谢你看到这个。

我正在思考 SystemVerilog 模拟的不活动终止开关的想法。

有没有一种方法可以在运行“simv”时延长（可编程）不活动持续时间来触发内部事件来调用 '$finish' ？或者是否可以使用 VCS 命令？

让头脑风暴一下。如果有不清楚的地方，请告诉我。

RRS

我想将命令行覆盖应用于 ovm_sequence 对象，如下所示：

+ovm_set_config_int=*,max_timeout,100000

该字段在宏max_timeout内部声明。ovm_sequence_utils

有什么办法吗？我的理解是 ovm 序列不是 ovm 层次结构的一部分，因此可能无法从命令行修改它们。

I am using SystemVerilog. My code is:

then i am calling my function like:

And i get the vcs warning:

But i am not returning anything, i know i can cast the function call to void to get rid of the warning. But why it gives this warning??!!

Thanks.

我正在阅读一些第三方 Verilog，并发现了这一点：

看来beginandend关键字在这里是多余的。他们是吗？它们的用途是什么？

在我目前正在进行的设计中，我需要四端口内存。但是，在查找表中实现它会占用大量区域，并且我无法通过该设置达到所需的性能。因为，我的 FPGA 有用于单端口和双端口 ram 的硬件块，我是否可以将它们组合成四端口内存？

我有这种奇怪的情况，我目前正在这样做：

在哪里

现在我希望这个延迟从 0->....->7->0 等循环进入，但它应该满足它应该存在于 strm 中的条件。所以我想要类似的东西

除了遍历每个索引（2 ^ 16-1）之外，还有其他方法可以查找它是否存在于这个打包+解包数组中？提前致谢！