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我正在尝试在 verilog 中创建一个多级比较器，但我无法弄清楚如何在单个生成循环中增加多个 genvar。我正在尝试以下操作：

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

并得到以下错误：

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "encoder.v", 322: token is '='
    j=0;

任何人都知道如何在同一个生成语句中增加多个 genvars？或者至少获得等效的功能？

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任何人都知道如何在同一个生成语句中增加多个 genvars？

这是不允许的，因为 generate for 循环会为循环变量创建一个隐式 localparam 语句，并仅基于该 localparam 详细说明循环中的项目。这意味着如果将 genvar 声明为 localparam，则循环内的任何项目都必须在循环外有效。

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

变成

//Done for each value of i
genvar j;
localparam integer i = i_for_each_iteration;

j=0; //Not valid outside a procedural context so modelsim complains
assign ci1[i] = minw(tc[j],tc[j+1]);
j = j+2; //Also not valid outside a procedural context

在这种情况下，您可以使用循环内的显式参数创建一个依赖于 genvar 的“常量”值。

genvar i;
//Level 1
generate
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    localparam integer j = i*2;
    assign ci1[i] = minw(tc[j],tc[j+1]);
  end
endgenerate
于 2012-03-05T21:36:59.307 回答
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假设它ci1有一半的深度，tc你想要，比如说ci1[0] = min(tc[0], tc[1])，ci[1] = min(tc[2], tc[3])等等，以下应该工作：

module st_genvar();

  int ci1 [0:127];
  int tc [0:255];

  function int minw(int i1, int i2);
      if(i1 < i2 )
        minw = i1;
      else
        minw = i2;
  endfunction

  genvar i;
  //Level 1
  generate
      for (i=0;i<128;i=i+1)
        begin: level1Comp
            assign ci1[i] = minw(tc[i*2],tc[i*2+1]);
        end
  endgenerate

endmodule
于 2012-03-05T11:53:21.617 回答