verilog - 如何从 TSMC 65nm 标准单元库生成 .db 文件？

Question

我之前一直在用TSMC 180nm Standard Cell Library，下面是它的目录结构：</p>

在synopsys的目录下，东西是followers：

文件 slow.db 用于在 Design Compiler 中合成 RTL Verilog。

现在，我得到了一个 TSMC 65nm 标准单元库，其目录结构与 TSMC 180nm 标准单元库相似：

但是在目录 synopsys 中，没有 db 文件，只有一个 README 文件：

该软件包不包含时序模型。此库的时序模型位于单独的 *.tgz 文件中，其名称以“ft”开头，并且与此 tgz 文件的名称具有相同的进程、库和版本名称。

我的问题是如何在 TSMC 180nm 标准单元库中获得像“slow.db”这样的 db 文件？

谢谢！</p>

Answer 1

您必须找到 *.tgz 文件（这是一个 Gnu-Tarred-Compressed 文件）并将其解压缩。

请注意，台积电、联电、中芯国际等对他们的 IP非常保护，并且经常提供“熟悉的包”，让您可以使用他们的库，但不能进行深度设计。因此，他们可能没有为您提供所需的所有设计资源。

特别是物理单元库只有在您转移大量资金后才会发布。