verilog - 是否支持嵌套@？

Question

我正在尝试使用以下语法创建一个隐式 FSM：

always @(posedge clock) begin
   @(posedge clock)begin
       statement
   end
   @(posedge clock)begin
       statement
   end

它在模拟中工作正常，但是当我尝试合成时，显示错误：“语法意外@”

yosys不支持这个sintax吗？

谢谢

Answer 1

高级综合工具可以支持这一点，并从单个always块中的多个时钟边沿构建状态机。但我不认为yosys可以处理它。