verilog - 添加偏斜以改善时序

Question

我想提高我设计的工作频率，在寄存器到寄存器时序分析中，我观察到组合元素有很多延迟。这会影响电路的时序，观察到的松弛约为 -0.3ns，我想知道是否可以向目标寄存器添加约 3 ns 的偏移（类似于在时钟树中引入延迟或添加缓冲区这个节点）。如果可以做到这一点，我想在 synopsys 中为此使用命令。

谢谢

Answer 1

您正在寻找的东西称为有用的偏斜。看这个：http ://www.slideshare.net/miaofei/snug-presentation-final4

和

http://rd.springer.com/chapter/10.1007/0-306-47823-4_8#page-1