vhdl - VHDL 信号的延迟 - Quartus

Question

我在使用 Altera 的 Quartus II 时遇到了一个问题。在 VHDL 课程中，我对 VHDL 变量 VS 信号的行为有疑问。该理论认为 VHDL 变量会立即获得其新值。另一方面，信号的新值需要延迟。所以这两种情况的结果是不同的。但这不是我使用 Quartus 工具时发生的情况。我出乎意料地得到了相同的结果。不知道为什么会这样，请指教？？

Answer 1

你应该得到相同的结果。不应该有任何延误。在使用 VHDL 的程序中，程序运行得如此之快，以至于您无法测量延迟。如果你想要延迟，你可以使用“wait for x ns”命令。

Answer 2

如果您的作业都没有明确的延迟条款，例如

y <= x 10 ns 后；

那么差异是单个增量周期。增量周期不是物理时间，在波形中不可见。但是，当您稍后在同一过程中使用更新的变量或信号分配给另一个输出信号时，您会看到不同之处。从变量赋值复制其新计算的值，从信号赋值复制它开始的值到当前增量周期。