vhdl - 从舞会加载数据所需的时间

Question

我正在处理 FPGA 的多重引导，我正在发送一系列命令，在中间我需要从 PROM 内存加载数据。我正在指定应该加载数据的地址。所以我的问题是多少时钟舞会将位文件从内存加载到 FPGA 结构需要周期吗？

ML605 Board 中 FPGA 的重新配置：这是链接，以防您需要更多信息。

谢谢

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在大多数 FPGA 中，从主机加载数据是一项耗时的任务，因为它以串行方式加载数据。这意味着存储器的每一位都需要至少一个 JTAG 周期才能从主机传输到 FPGA。我知道 JTAG 在一些高级 Altera FPGA 中的频率约为 100MHz，因此，对于大型存储器，加载所有内容可能需要几秒钟。

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