vhdl - 如何理解主模型命令界面状态机？

Question

有人可以向我解释这个主模型命令界面状态机的含义吗？

我正在尝试使用 Virtex-5 FPGA 在我的设计中添加自定义 Ip。我可以在我的 USERLOGIC 部分看到这一点。我对这意味着什么知之甚少。