verilog - Xilinx FPGA 中切片 LUT 和切片寄存器的优化选择

Question

有没有人知道在 Xilinx FPGA 中使用 Slice LUT 和 Slice Registers 时？有哪些不同的设计选择可以明确地针对这些特定资源之一。

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LUT 没有状态，用于实现组合逻辑
assign x = a + b;

寄存器只是保持状态的元素，不实现任何逻辑
always @(posedge clk) state_f <= state_nxt;

如果您想以其中一个为目标，那么您必须选择您的算法来最小化组合逻辑或最小化状态。

我认为这是您要问的问题，如果答案太简单，我深表歉意。

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