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在几乎所有的 FPGA 综合工具中，HDL 综合的输出是某种 EDIF 格式。例如，在 Synopsys 中，这种格式具有扩展名 .edn。然而，这种格式已经依赖于 FPGA 技术（取决于在综合之前选择的 FPGA 类型及其单元）。同时，在所有综合工具中，我可以看到具有最简单 OR、AND 门和 DFF 的门级表示，但具有这种表示级别的输出文件是加密的。

在 FPGA 综合过程之后，我必须获得最低级别的（AND、OR、DFF）网表。由于生成的 EDIF 文件依赖于技术/单元，因此解析它们并不容易（我需要 FPGA 单元描述库）。无论如何，我可以通过任何综合程序获得最低级别的网表表示吗？

预先感谢您的关注。

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如果您想要一个低级门网表，您需要综合到具有这些元素的目标库。因为 FPGA 内部没有原始门，所以当合成器以它们为目标时，它（有点明显）会创建可用的元素。

如果您使用 ASIC 工具，那将使用低级门，因为这是该目标可用的。

于 2013-07-12T08:43:04.410 回答
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我不确定我是否理解您为什么需要解析该 edif 网表。但是，如果您将综合后的网表导出为 VHDL 或 Verilog 并解析该语言，它会对您有所帮助吗？大多数综合工具都有此导出选项，可在综合后重新仿真设计。

于 2013-07-11T20:00:44.430 回答