vhdl - FPGA的缺点？

Question

是否有人在相当大的 FPGA 项目中使用“ Scons ”替代“ make ”？它是开箱即用的，还是对 VHDL 或 Verilog 语言还有一些黑客行为要做？与 Modelsim/ISE/Vivado/Quartus 的集成又如何呢？还是我应该坚持使用makefile一段时间？