问题标签 [mmu]

这个问题与这个问题有关： 在“分叉”进程时，为什么Linux内核会为每个新创建的进程复制内核页表的内容？

我发现Linux内核试图通过将交换器页表的内容复制到函数中每个新创建的页表中来避免在用户空间和内核空间之间切换时更新TTBR pgd_alloc。问题是：更新 ARM TTBR 的缺点是什么？

当我说内存映射寄存器的地址始终是物理地址时，我是否正确？

如果是，那么 MMU 如何处理这些地址并决定不为它们进行虚拟到物理的转换？

这些天我只想写一些裸机代码来处理MMU，经过几天的尝试，我仍然无法使其工作。由于我无法使用串行控制台调试它，而且我没有像 D-STREAM 这样昂贵的调试器，我能做的就是在这里粘贴代码并寻求帮助。我不想当水蛭，但我真的不知道我还能提供什么进一步的信息。

我的 CPU 是基于 cortex-A8 架构的 S5PV210 我想做的只是做一个平面内存映射，这意味着“虚拟地址 == 物理地址” 后面的代码

只是flash LED程序。如果在“enable_mmu”中评论这一行

我的 flash led 程序可以正常工作，如果我取消注释，flash led 将停止工作。这是整个程序

这个问题与一段引导代码有关，您可以在__common_mmu_cache_on.

第一条指令打开 mmu。

由于 3 级流水线，接下来的两条指令可能已被预取。所以我想知道是否sub pc, lr, r0, lsr #32被视为两个单独的指令？如果没有，为什么不重写它，sub pc, lr因为r0, lsr, #32什么都不做。

In RaspberryPI architecture (Broadcom BM2328 SoC), we can see that ARM core physical memory is mapped to VideoCore memory through a second MMU (the first maps ARM virtual to physical memory). What is the use of this configuration? Doesn't the use of 2 MMU's increase the latency?

我想知道操作系统如何在 Arm v7 和 armv8 中的 MMU 页表中的页面的回写和写入属性之间做出决定。谢谢

I am little confused about how linux takes advantage of ARMv7 MMU hardware for its 3 level page table walk. MMU has only 2 registers ttbr0 and ttbr1 (one for kernel and other for user-space). How does mmu know know multi-level page table walk of linux?

Thanks, Hvr

给定一个系统支持一定的 X-KB 页面大小（2 的幂），并且我有一定数量的字节 Y-Bytes（可能或可能不是 X 的倍数）。是否有一个宏可以为我提供相当于 Y-Bytes 的页数的“上限”？

谢谢，vj

我正在使用 Omap3515（Arm Cortex A8）。启用 I-Cache、D-Cache、分支预测和 MMU。

如果我尝试将 600KB 的帧缓冲区从外部存储器区域复制到另一个外部存储器区域，我也会中止数据。
（如果我复制 100KB 少则没有中止。甚至有时复制 400KB 也没有数据中止。）数据中止后，我可以注意到 SDR 即 SDRAM 不可访问。

我以 PA=VA 的方式启用了 MMU。

如果我禁用 D-Cache，则不会中止并且工作正常。但我想启用 D-Cache 以加快访问速度。

这是代码

谢谢和问候， 克里什

在 x86 平台上运行的 Linux 中，实模式地址空间在受保护内核模式下映射到哪里？在内核模式下，线程可以直接访问内核地址空间。内核在较低的 8MB，页表在某个位置，等等（如此处所述）。但是实模式地址空间到哪里去了？可以直接访问吗？例如 BIOS 和 BIOS 插件（参见此处）？