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fpga - FPGA 时序收敛：如何约束 2 个时钟之间的路径或如何强制保持路径？
在 Lattice Verilog FPGA 设计中，我有两个 PLL 生成的时钟，频率相同，为 125MHz (8ns)，但第二个时钟与第一个时钟相移 90°：
设计非常拥挤，我得到所有 wbuf 的以下 HOLD 错误：
我如何将两个时钟之间的这条路径限制在彼此成 90° 的位置，以关闭我的设计时序？强制 wbuf 保持 2ns（8ns 的 90°）是否有意义，我如何通过时序约束来实现？