问题标签 [edaplayground]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
myhdl - 无法使用 EDAPlayground 编译器显示模拟
我已经尝试了 EDAPlayground.com 上 myHDL 手册中的以下代码，但它没有为我打印任何内容。谁能告诉我为什么？以及如何解决这个问题？
我在网站上的配置在此处概述。
测试台+设计：仅 Python 方法：MyHDL 0.8
从随机导入 randrange 从 myhdl 导入 *
system-verilog - 读取总线信号问题。与我的 Modelsim DE 10.2c 和 10.4 进行比较。EDAplayground Modelsim 10.1d 有不同的结果
嗨，任何使用 Mentor Graphic Modelsim Tool 的 SystemVerilog 专家。
我正在编写一个监视器任务来处理一个简单的 PCI 单字写/读总线事件。不知何故，EDAplayground Altera Modelsim 10.1d 需要额外的时钟周期，原因不明，而我的 Modelsim DE 10.2c / 10.4 不需要。我想了解这是否正确。
这是编写监视器类代码的示例：
这是读取监视器类代码的示例：
http://www.edaplayground.com/x/7kG 如果我有这个额外的时钟周期，一个例子显示了正确的结果。我将正确获取 data = c 进行读取或写入。 http://www.edaplayground.com/x/TSE 如果我删除了这个额外的时钟周期，一个例子会显示错误的结果。我得到 data = 516 （地址）用于写入和 data = z 用于读取。但是，我的 Modelsim 10.2c 和 10.4 将显示正确的结果（数据 = c）。
你能帮我理解这个问题吗？谢谢你。
迈克尔
c - 如何编译和运行调用C函数的verilog程序？
我不是在尝试使用 DPI 调用，而是在内部使用其 PLI 调用用 C 语言编写的函数的简单 Verilog 程序。我不知道静态链接。我正在使用edaplayground。
谁能告诉我应该使用哪个模拟器，应该通过切换来链接 Verilog 和 C 吗？我应该在 Verilog 中包含 C 文件吗？
示例代码如下
我想知道是否需要注册 pli，因为目前未检测到 pli call hello。
verilog - Verilog中的DFF有延迟
我正在尝试在 verilog 中实现nand2tetris项目，并且正在使用icarus verilog碰壁。在书中他们这样实现 DFF q(t) = d(t-1)，. 当前时间的输出是前一个时间的输入posedge clk。这是DFF我意识到的。
当我直接测试它时，这个 DFF 似乎工作得很好。但是当我重用它来创建一个 Bit（一个存储单元）时，它变得很疯狂。有趣的是，使用 Icarus Verilog 或 EDAPlayground（使用 VCS）时的疯狂是不同的。
伊卡洛斯 Verilog 输出
EDAPlayground 输出
该代码可在EDAPlayground上进行测试。
system-verilog - EDA Playground 文件编译顺序
如果 EDA Playground (SV/UVM) 中有很多文件，包括包等，EDA Playground 如何处理编译顺序？包文件是先编译的吗？
如果它不关心编译顺序，应该怎么做才能解决这个问题？
vhdl - 使用 EDA Playground 运行 VHDL 代码时遇到错误
我正在尝试使用 EDA 操场运行以下 VHDL 代码，因为我的笔记本电脑上没有安装 VHDL 模拟器。上半部分是源代码，下半部分是测试平台。但是，遇到一些需要解决的错误。错误如下。有没有人可以帮助解决问题？提前致谢。
测试台.vhd：
[2018-05-13 10:40:56 EDT] vlib 工作 && vcom '-2008' design.vhd testbench.vhd && vsim -c -do "vsim testbench; vcd 文件 dump.vcd; vcd add -r sim:/测试台/*；运行 80000 毫秒；退出“
VSIMSA：配置文件已更改：/home/runner/library.cfg
ALIB：work附加库。work = /home/runner/work/work.lib
Aldec, Inc. VHDL 编译器，构建 2014.06.88
VLM 使用路径初始化：“/home/runner/library.cfg”。
DAGGEN WARNING DAGGEN_0523：“源代码是在没有 -dbg 开关的情况下编译的。行断点和断言调试将不可用。”
COMP96 文件：design.vhd COMP96 编译实体“led_controller”
COMP96 编译实体“led_controller”的架构“行为”
COMP96 错误 COMP96_0016：“需要设计单元声明。” “testbench.vhd” 1 1
COMP96 编译实体“main_testbench”
COMP96 编译实体“main_testbench”的架构“行为”
COMP96 编译失败 1 错误 0 警告 分析时间：40.0 [ms]
预期退出代码：0，收到：1
verilog - Verilog 测试台中的信号未从初始状态继续前进
我正在使用一个由两个相互连接的 d_flipflops (DFF) 组成的系统（第一个 DFF 的输出 q 连接到第二个触发器的输入 d。我创建了 DFF 的子模块并将它们嵌入到顶部模块中。然后我创建了一个测试台。但是问题是无论我提供的时间延迟如何，模拟都不会超出初始状态。它说模拟在 t=0 完成。虽然编译没有错误，但我不明白我的代码有什么问题。我还尝试提供绝对时间值作为测试台中的延迟（例如 #50ns 而不是 #50）但没有用。我尝试在 iverilog 中对此进行模拟，还尝试了来自 EDAplayground 的不同编译器。它会如果有人可以对我的问题提供见解，对我有很大帮助。谢谢！
这是测试台：
verilog - 使用触发器的时钟分频器的 Verilog 竞赛
我在我遇到的问题的 eda playground 上做了一个基本的例子。假设我有两个时钟 1x 和 2x。使用触发器分频器将 2x 从 1x 分频。
我有两个寄存器a和b。a 以 1x 计时，b 以 2x 计时。
b是a的采样值。
当我们有 1x 和 2x 时钟的上升沿时，b 没有取 a 的预期值，而是取下一个周期值。
这是因为这种时钟分频器方案，如果我们使用 icgs 进行分频并且 en 它工作正常。但是有没有办法让它使用这种带有触发器的时钟分频器方案？
EDA 游乐场链接：https ://www.edaplayground.com/x/map#
system-verilog - 合并事件不会触发两个事件
我正在尝试从 Modelsim 中的 chipverify 网站运行一些代码，但我的输出与网站上的不同。来自网站的示例是关于事件合并的。
我希望网站上的输出是这样的：
但相反，我得到了这样的东西：
同样的结果是当我尝试在 edaplayground（aldec riviera pro 或 icarus verilog 模拟器）上运行此代码时。为什么 event_a 和 event_b 合并时没有触发 event_b？