重定时如何在脉动阵列（用于信号处理器）中工作？我读到有一些使用负延迟的概念，但是延迟怎么可能是负的，如果这只是一个抽象，那么它有什么帮助呢？
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重定时的基本模型是，寄存器的波阵面通过一堆组合逻辑互连，并且通过在电路中的不同点重新定位寄存器来改善结果电路的时序或面积，使得通过逻辑的每条路径仍然通过相同数量的寄存器。举个简单的例子，假设你有一个与门馈送寄存器，到寄存器输入的最长路径是 12ns，从寄存器输出的最长路径是 6ns，与门的延迟是 3ns，并且您需要将时钟周期时间降低到 10ns。您可以通过删除寄存器并用两个寄存器替换它来实现这一点，一个在与门的每个输入端，由与原始寄存器相同的时钟计时。现在您已将最长输入路径减少到 9ns，将输出路径扩展到 9ns，并满足您的时钟周期目标。实际上，您已将 -3ns 添加到寄存器的有效到达时间（并将 +3ns 添加到有效输出时间）。
Leiserson 和 Saxe 关于重定时的原始论文的修改版本可在此处获得。 维基百科有一篇关于这个主题的不错的文章，虽然很短，但有一些链接。如果您可以访问 IEEE Xplore 或 ACM 数字图书馆，搜索设计自动化会议或计算机辅助设计国际会议的论文集以寻找重定时应该会产生大量文章 - 这多年来一直是一个活跃的研究领域.
于 2009-05-01T22:57:16.480 回答