我正在开发一个包含 20 多个 Verilog 模块的大型项目。可以想象，代码中有许多模块实例化。
我一直在使用 ModelSim 进行模拟，但它已经到了一个点，即模拟一切需要花费太多时间。因此，我正在尝试使用 Icarus iverilog，希望运行得更快。
我学习了如何使用以下命令使用其测试平台模拟一个模块：
iverilog.exe -o dsn counter_tb.v counter.v
vvp.exe dsn
gtkwave.exe 计数器.vcd
但是，如何使用顶层模块中的测试平台编译和模拟我的整个设计？我假设我需要先编译所有模块，然后使用测试台，但我没有找到任何命令或指令来这样做。
提前致谢！