system-verilog - VCS 工具在 edaplayground 上使用 uvm_hdl_deposit 时出错

Question

我正在尝试执行代码@ https://www.edaplayground.com/x/e2Pe。该代码似乎没有错误。但是，当尝试使用 VCS 工具进行模拟时，它给了我以下错误：

UVM_ERROR: set: unable to write to hdl path (top.dut_inst.BOOT_MODE)
You may not have sufficient PLI/ACC capabilites enabled for that path
              10    3.1 Force failed...

看起来我需要设置一些选项，但我不知道。我尝试给予+vpi +acc，但没有成功。

这是完整的命令：

vcs -licqueue '+vpi' '+pli' '+acc' '-timescale=1ns/1ns' '+vcs+flush+all' '+warn=all' '-sverilog' +incdir+$UVM_HOME/src $UVM_HOME/src/uvm.sv $UVM_HOME/src/dpi/uvm_dpi.cc -CFLAGS -DVCS design.sv testbench.sv  && ./simv +vcs+lic+wait  

这是相关的测试平台代码：

  if(uvm_hdl_deposit("top.dut_inst.BOOT_MODE",4'b0000)) begin
    $display($time,"\t1 Forced value...");
  end  else begin
    $display($time,"\t3.1 Force failed...");
  end

Answer 1

此警告消息告诉您出了什么问题：

Warning-[DEPRECATED_OPTION] Deprecated option used
  The specified option '+acc' is deprecated.
  Please use '-debug_access+r+w+nomemcbk -debug_region+cell' instead.

当我替换+acc为 时-debug_access+r+w+nomemcbk -debug_region+cell，我不再收到UVM_ERROR消息，并且看到以下输出：

              10    1 Forced value...
              20    1 Forced value...
              30    1 Forced value...

这是修改后的edaplayground