statistics - 如何在 Modelsim 或 Xilinx ISE Project Navigator 中测量 Verilog 模块的时序

Question

我使用半加器模块设计了一个 4 位进位超前加法器。然后我使用功能性 Verilog 描述设计了另一个 4 位进位预读加法器。第二个应该更快。我怎样才能验证这一点？有没有办法在 Modelsim 或 Xilinx ISE Project Navigator 中查看模块的运行速度？

Answer 1

要在 ISE 中获取摘要时序报告，您可以运行“实现设计 > 布局布线 > 生成后布局布线静态时序”。然后转到“设计摘要 > 详细报告 > PAR 后静态时序报告”。

这将至少向您展示设计中最慢的路径和整体速度。如果您需要更多详细信息，可以查看 ISE 时序菜单，或查看“trce”命令行工具。