我正在做一个关于 fpga 硬件抢占的项目。我有两个独立的任务。最初，比如说，任务 1 正在运行，而任务 2 没有。现在，当我抢占任务 1 时，它应该停止并且它的上下文应该存储在一个内存单元中并且任务 2 应该开始。当我抢占任务 2 时，它应该停止并且它的上下文应该保存在内存中。同时，任务 1 的上下文应该被恢复，任务 1 应该从抢占状态重新启动。我使用 FIFO 模块完成了它，该模块包含在我有两个任务的比特流文件中。在基于 artix 7 的 basys3 板上是否有任何非易失性存储器可用于存储/恢复任务的上下文，以便即使在板上下载另一个比特流文件后，上下文也会永久存储在其上？如果有的话，那么我如何在我的程序中使用它呢？我正在使用 Xilinx vivad 2015.4 版本来配置基于 Artix 7 的 Basys3 板。