我正在使用 Xilinx，尤其是 Spartan6 系列。我正在尝试流水线。我已经成功实现了一个 3-stage 管道和一个 4-stage 管道。我注意到一个趋势，即 LUT 切片数量减少，寄存器切片数量增加，最小时钟周期减少。现在我明白为什么时钟周期减少了，但我不明白LUT 切片的减少和寄存器切片的增加。有人可以向我解释吗？
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几乎可以确定您正在对计算机体系结构报告进行最后的工作。此链接应该可以帮助您解释 LUT 切片的减少。 http://www.fpgarelated.com/showthread/comp.arch.fpga/55104-1.php
于 2016-03-08T23:09:52.360 回答