system-verilog - 在系统verilog断言中重复一个序列

Question

在初始匹配之后，我需要检查一个序列直到模拟结束。

property check_at_fall;
@(posedge clk) 
    $rose(enable) ##[1:$] $fell(enable) |-> ##[0:2] ch_sel_seq [*1000]   ;
endproperty
assert_TELEMETRY : assert property (check_at_fall)
else `uvm_error("ADC_if",$psprintf("unexpected sequence "))

我想要的是类似[*$]而不是[*1000]上面的东西。我不想给出一个巨大的数字，我想永远运行它。

Answer 1

从 SystemVerilog 1800-2012 第 359 页：

要指定有限但无限制的迭代次数，使用美元符号 ( $ )。例如，重复

a ##1 b [*1:$] ##1 c

此外，[*] 是 [*0:$] 的等价表示，[+] 是 [*1:$] 的等价表示。