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使用 Vivado 2015.1,我尝试使用分层名称来访问我设计的顶级模块上的对象。模拟运行良好,但我收到以下综合错误:

[Synth 8-660] unable to resolve 'top' ["child.sv":3]

module top()
    logic foo;
endmodule

module child()
    always(bar) begin
        logic top.foo <= bar;
    end
endmodule

有任何想法吗?

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因此,事实证明 Vivado 综合不支持分层名称。

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_1/ug901-vivado-synthesis.pdf

于 2015-06-25T06:57:30.110 回答
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在 Vivado 2019.1 UG901 中受支持 在此处输入图像描述

于 2020-04-09T03:36:25.923 回答