不再支持“doxverilog”项目，作者的网站没有响应。项目http://intelligentdv.com/downloads/index.html#doxygentools仅适用于 SV 类层次结构。AMIQ http://www.dvteclipse.com/ Specador 是企业高价产品。用什么？
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UVM 社区正在使用 Natural Docs。https://verificationacademy.com/forums/downloads/naturaldocs-html-documentation-generator
于 2015-04-22T15:52:22.040 回答
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对于希望为 Verilog 或 SystemVerilog 生成文档的任何人，我建议您查看原始问题中提到的IDV doxygen 过滤器。它不仅限于课程——我发现它在当前状态下是一个可行的选择，并且认为它也有很大的潜力。
为了更好地理解潜力——我目前正在使用它（有一些小的自定义黑客）来记录一个用 SystemVerilog 编写的 FPGA 项目。该脚本通过尝试将 HDL 翻译成可以像 C++ 一样被解析的东西来工作。例如，我的项目主要记录模块、接口和结构。结构的处理就像在 C\C++ 中一样，模块和接口都通过将它们转换为函数来处理，其中端口记录为@param条目，可重新定义的参数记录为@tparam条目。当代码通过这个过滤器通过 doxygen 运行时，结果是每个模块和接口都被记录为一个带有描述、端口定义（参数）和可重新定义参数（模板参数）的描述的函数。这是一个很好的开始，但还有改进的余地。例如，模块实例化当前不被识别为函数调用，因此 doxygen 不会生成表示实例化层次结构的调用图。然而，这似乎是一个可行的增强。
请注意，我链接到该项目的 Github 存储库。作者似乎没有积极维护该项目，但也许如果我们都开始做出贡献，这可以发展成完全满足需求的东西。
于 2017-08-04T21:50:44.107 回答