for-loop - 在 VHDL 中综合 FOR-GENERATE

Question

我在 VHDL 程序中使用 FOR-GENERATE 和 IF-GENERATE。这些命令是可合成的吗？这些命令的优缺点是什么。我们可以在 IF-GENERATE 中使用 FOR-GENERATE 吗？因为当我在 IF-GENERATE 中使用 FOR-GENERATE 时，它会产生错误

Answer 1

这些命令是可合成的吗？
是的，如果您正确使用它们，它们是可合成的。

这些命令的优点和缺点
对于优点，GENERATE 语句可以很容易地创建良好模式的结构。有关缺点，请参阅下面的 @BennyBarns 评论。

我们可以在 IF-GENERATE 中使用 FOR-GENERATE 吗？
任何 VHDL 并发语句都可以包含在 GENERATE 语句中，包括另一个 GENERATE 语句。

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[ LRM93 $9.7]

generation_scheme ::=
用于 generate_parameter_specification
| 如果条件

使用 FOR 方案
1.创建的所有对象都是相似的。
2.Loop不能提前终止。

使用 IF 方案
1.允许有条件地创建组件。
2.不能使用ELSE或ELSIF子句。