如何将我的实体的 std_logic_vector INPUT 转换为 IEEE 浮点类型，以在我的流程中执行一些操作？我的实体需要接收一个 IEEE Float of A/D 转换器。
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float默认情况下，VHDL 没有类型 - 它具有real不可综合的类型。
但是，IEEE 标准化的VHDL 浮点类型是完全可综合的。
您必须先将您转换std_logic_vector为unsignedorsigned向量，然后转换为合适的浮点类型，该类型不必是 IEEE-754 定义的类型
于 2013-10-07T13:13:50.223 回答
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VHDL 的浮点类型（实数）是不可合成的（可能通过一些非常专业的工具除外），因此如果您有一个 IEEE 浮点形式的输入 std_logic_vector，您将必须自己提取和处理所需的数据字段（符号、指数、尾数） （或者使用一个为你做这件事的库，知道这会消耗大量的硬件资源）。
就个人而言，如果可能的话，我会避免使用浮点数，而是坚持使用定点数。
于 2013-10-07T08:39:46.877 回答