system-verilog - 系统verilog参数会降低仿真速度吗

Question

在 RTL 中使用系统 verilog 参数而不是常量会以任何方式降低仿真速度吗？我的一位“有影响力”的同事声称如此。这对我来说没有意义，因为模拟二进制可执行文件中的参数本质上不是常量吗？

Answer 1

参数在编译/细化时解析，因此它们不应影响仿真速度。

我想如果二进制图像的大小太大以至于模拟器出现问题，那么大量使用参数来参数化类可能会产生影响。然而，我从未听到有人提出过这种担忧。

Answer 2

这可能取决于您使用的是哪个模拟器以及如何使用它。当您想要使用不同参数值运行同一设计的多个仿真时，Modelsim/Questa 有一个流程，并且每个仿真的编译时间相对于运行时间而言需要大量时间。在该流程中，您可以“浮动”将阻止某些优化发生的参数。然后，当您运行每个模拟时，您可以从命令行覆盖这些参数。如果您不使用该流程，那么它们只是被优化掉的常量。