verilog - 无法在iverilog中编译unisim代码

Question

我一直在尝试使用 icarus verilog 从 xilinx 提供的 unisim 库中编译 ICAP_SPARTAN6.v。

我得到下面的编译错误：

/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: syntax error
/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: error: invalid module item.

引用的相关代码行如下：

  tri (weak1, strong0) done_o = p_up;//line 78
  tri (pull1, supply0) [15:0] di_t = (icap_idone == 1 && WRITE == 1)? 16'bz : dix; //line 79

我还想指出，我不太清楚 tri 究竟是如何工作的。我认为它类似于电线，除了有 3 种状态，但它后面的括号对我来说没有意义，这使得调试更加困难 :) 任何帮助将不胜感激。-谢谢

Answer 1

tri并且wire是等价的。

括号中的关键字确定驱动强度，允许开关和门级建模。规则有些复杂，但基本上较强的信号可以覆盖较弱的信号，因此在同一信号上驱动 apull1和strong0可能会导致0状态，而不是Xor Z。

该错误看起来像 iverilog 中的错误或缺失功能。删除向量范围可以成功编译。