vhdl - 如何使用 Synplify 生成比特流 (.bin) 文件

Question

我正在使用 Synplify 版本 9.6.2

我想生成一个 .bin 文件以加载到 FPGA 上。Synplify 的输出是一个 .edn 或 .edf 网表。

任何人都知道这样做的过程是什么？

Answer 1

您必须获取 EDIF 网表并通过 Xilinx 的工具 (ISE) 将其输入，以将 EDF 转换为布局布线设计，然后转换为 .bin 格式的比特流。