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我正在 Verilog 中设计一些硬件，但为了保持灵活性，我使用参数来设置宽度，以便我可以根据需要修改宽度而无需修改代码。我遇到的一个问题是在一段代码中，我希望能够并行写入多个单元格。

parameter DATA_WIDTH = 16;
parameter BUFFER_SIZE = 16;
parameter LOAD_WIDTH = DATA_WIDTH*BUFFER_SIZE;

input [LOAD_WIDTH-1:0] i_load_data;

reg [DATA_WIDTH-1:0]    r_data_buf[BUFFER_SIZE-1:0];

...

always@(posedge clk) begin
....
    else if (i_load_flag) begin
        for(i = 0; i < BUFFER_SIZE; i = i + 1)
            r_data_buf[i] <= i_load_data[i * BUFFER_SIZE + BUFFER_SIZE - 1:i * BUFFER_SIZE];
    end
end

由于必须读取数据的方式，我需要将 r_data_buf 保留为数组。我也不清楚为什么 verilog 不喜欢这段代码，因为在编译时一切都是常数，或者我如何修复它并仍然获得我想要的行为。

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Verilog 编译器很不高兴，因为它看到 i_load_data[x:y] 其中 x 和 y 都依赖于参数，因此它担心这可能会导致宽度变化（尽管在您的情况下这是不可能的）。

有几种简单的方法可以解决这个问题：

  1. 使用 +: 运算符指定宽度。（我也将 BUFFER_SIZE 更改为 DATA_WIDTH，因为这看起来像是一个错字。）在这个表格中，您给出了 LSB 的索引和您希望选择的数据的宽度。

    r_data_buf[i] <= i_load_data[i * DATA_WIDTH  +: DATA_WIDTH];

  2. 使用额外的 for 循环单独设置每个位

    for(i = 0; i < BUFFER_SIZE; i = i + 1)
begin
    for(j = 0; j < DATA_WIDTH; j = j + 1)
    begin
        r_data_buf[i][j] <= i_load_data[i * DATA_WIDTH  + j];
    end
end
于 2012-04-10T18:49:51.770 回答