问题标签 [micro-architecture]

我一直在根据一个粗略的经验法则进行操作，如果您有足够的数据进行操作，Q-form ASIMD 指令与 D-form 一样好或更好。因此，在阅读Cortex-A72 软件优化指南的第 3.15 节时，我很惊讶地看到FADDP，D 型的吞吐量为 2，Q 型的吞吐量为 2/3（作为参考，延迟分别为 4 和 7）。对于 D 和 Q 形式具有不同性能的所有其他指令在最坏的情况下只有很小的延迟差异（例如 3 对 4 FRINTX），并且具有相同或正好一半的吞吐量。

有什么特别之处FADDP在于它的吞吐量对于 Q-form 减少了三分之一，并且（如果你有前端带宽）你真的可以通过用两个 D-form 指令替换 Q-form 来增加吞吐量吗？

测试和基准测试：

我编写了几个 c++ 函数来尝试以两种方式锻炼 cortex-a72：

当使用 clang 和 -O3 编译时，它们会产生以下结果：

在我看来，那些主循环似乎没有找到任何技巧来避免计算，而且它只是一条直线 8 q-form faddp's vs 16 d-form。

使用 perf 进行基准测试时的结果如下：

这并没有完全达到文档建议的收益（q 实际上非常接近文档建议的 8192 * 8 faddp 应该采用的理论 98304 周期，d 必须遇到延迟问题，这并不令人惊讶，因为有0x400b4c 和 0x400b60 之间的依赖关系，它们之间只有 4 条指令）。但是，这些收益似乎暗示着 d-form 有一些优势。

所有基准测试均在 Icelake 或Whiskey Lake（在 Skylake Family 中）上运行。

概括

我看到一个奇怪的现象，当循环从耗尽Uop 缓存过渡到耗尽LSD（循环流检测器）时，分支未命中会出现峰值，这可能会导致严重的性能下降。我在 Icelake 和 Whiskey Lake 上测试了一个嵌套循环，其中外部循环具有足够大的主体 st 整个东西不适合LSD本身，但内部循环足够小以适合 LSD。

基本上一旦内部循环达到一些迭代计数解码似乎切换为idq.dsb_uops (Uop Cache)到lsd.uops (LSD) 并且此时分支未命中 （没有相应的分支跳转）导致严重的性能下降。注意：这似乎只发生在嵌套循环中。例如， Travis Down 的循环测试不会显示分支未命中的任何有意义的变化。AFAICT 这与循环从用尽 Uop Cache过渡到用尽LSD时有关。

问题

1. 当循环从用尽 Uop 缓存转换为用尽LSD时会发生什么，从而导致 Branch Misses出现这种峰值？

2. 有没有办法避免这种情况？

基准

这是我能想出的最小可重现示例：

注意：如果.p2align删除语句，则两个循环都将适合 LSD，并且不会有转换。

编译：gcc -O3 -march=native -mtune=native <filename>.c -o <filename>

运行 Icelake：sudo perf stat -C 0 --all-user -e cycles -e branches -e branch-misses -x, -e idq.ms_uops -e idq.dsb_uops -e lsd.uops taskset -c 0 ./<filename> <N inner loop iterations>

运行威士忌湖：sudo perf stat -C 0 -e cycles -e branches -e branch-misses -x, -e idq.ms_uops -e idq.dsb_uops -e lsd.uops taskset -c 0 ./<filename> <N inner loop iterations>

图表

编辑：x 标签是内循环的 N 次迭代。

下面是Branch Misses、Branches和LSD Uops的图表。

一般可以看到 1) Branches中没有对应的跳转。2）增加的Branch Misses数量稳定在一个常数。3) Branch Misses和LSD Uops之间有很强的关系。

冰湖图：

威士忌湖图：

下面是 Icelake 的Branch Misses、Cycles和LSD Uops的图表 ，因为性能几乎没有受到以下影响：

分析

下面的硬数字。

对于Icelake，从LSD开始和N = 22结束于_ _ _ _ 在此期间 ， Cycles也增加了2倍。对于所有分支未命中保持在1.67 x 10^7左右（大约）。对于分支继续仅线性增加。N = 27N > 27 outer_loop_NN = [17, 40]

Whiskey Lake的结果看起来不同，因为 1)N开始波动N = 35并持续波动直到N = 49。2) 对性能的影响较小，数据波动较大。话虽如此，与从由Uop Cache提供的 uops到由LSD提供的转换相对应的Branch-Misses的增加仍然存在。

结果

数据是 25 次运行的平均结果。

冰湖结果：

威士忌湖结果：

编辑：值得注意的两件事：

1. 如果我在内部循环中添加填充，使其不适合 uop 缓存，我直到 150 次迭代才会看到这种行为。

2. lfence在外循环中添加一个带有填充的 on 会将 N 阈值更改为 31。

edit2：清除分支历史的基准条件被颠倒了。应该cmove不是cmovne。对于固定版本，任何迭代计数都会以与上述相同的速率 (1.67 * 10^9)看到升高的分支未命中率。这意味着LSD本身不会导致Branch Misses，但留下了LSD以某种方式击败Branch Predictor的可能性（我认为是这种情况）。

我相信 MIPS 微处理器中使用的微架构是流水线，但我可能错了？

提前感谢您的回答！

1. 系统如何感知 NUMA=4 和 NUMA=0（Interleaved memory）？
2. 从应用程序的角度来看，性能如何受到影响？
3. 在内核之间（或在 NUMA 节点之间）共享数据是否会对 NUMA=4 和 NUMA=0 产生影响？
4. 为什么不能在运行时更改 NUMA？为什么它是引导选项？谢谢，

我希望在 gem5 上模拟勒索软件，以基本上执行微架构分析。我想模拟一个环境，勒索软件在受害者的计算机上查找文件，然后对其进行加密。如果可能的话，我还想模拟屏幕锁勒索软件，但文件加密是我的首要任务。我研究过其他模拟环境，例如 Cuckoo Sandbox，但我是勒索软件领域的新手，我不确定这些类型的沙盒软件是否可以帮助我分析指令模式、内存访问模式、调整调度程序等。所以，在总结一下，我基本上是在寻找分析勒索软件对微架构影响的方法。任何帮助表示赞赏。谢谢。

我有一条指令：ADD [BX][SI] + 5FFDH, EABFH我想知道它是如何在 8086 微处理器上运行的。我已经意识到这条指令ADD [BX][SI] + 5FFDH, EABFH以这种方式工作：

1. 2 个字节的数据从数据总线到达并进入指令队列。
2. 指令队列中可用的数据进入指令解码器。
3. 另外 2 个字节的数据从数据总线到达并进入指令队列。
4. BX 和 SI 值进入 ALU 并计算BX + SI
5. 另外 2 个字节的数据从数据总线到达并进入指令队列。
6. BX + SI转到 ALU 的输入。
7. 5FFDH从指令队列中弹出并进入 ALU 的输入。
8. ALU 计算BX + SI + 5FFDH。
9. BX + SI + 5FFDH通过地址总线进入内存。
10. BX + SI + 5FFDH的值来自内存并进入 ALU 的输入。
11. EABFH从指令队列中弹出并进入 ALU 的输入。
12. [BX + SI + 5FFDH] + EABFH通过 ALU 计算。
13. ??????????

所以我的问题是在第 13 步。微处理器如何知道内存地址 ( BX + SI + 5FFDH)[BX + SI + 5FFDH] + EABFH根据空指令队列将 的值发送到内存，我们无法BX + SI + 5FFDH再次计算。

我正在尝试学习组装，在我正在阅读的书中，我遇到了教科书表格中显示的功能单元及其延迟。

我想知道我的 CPU 的功能单元是什么，延迟是多少？整数加法、整数乘法、单精度加法、单精度乘法和双精度乘法。

我查看了这些链接： https ://www.amd.com/en/technologies/zen-core-3 https://en.wikichip.org/wiki/amd/microarchitectures/zen_3

但找不到有关我的处理器中的功能单元或其延迟的任何信息。

书中的延迟表示例：

英特尔酷睿 i7 Haswell 的功能单元信息示例：

任何帮助表示赞赏，谢谢！:)

I have a C++ program I'm compiling for AMD64. Of course, different processors, despite being AMD64, support different features and instructions because they implement different microarchitectures. An easy way to optimise the program for one's own machine is to just use -march=native in Clang or GCC, but this isn't very portable for distribution's sake. A more portable solution would be to pick and choose specific target features.

This obviously affects performance (some processors support AVX-512, some don't, some support AVX2, some don't, etc.), but can this affect memory usage (heap/stack, not code size) in any significant way?

我有一个奇怪的问题，也许你们中的一个人知道那里发生了什么。

我正在处理的代码是一个冗长而复杂的模拟代码。我有一个函数 matrixSetup ，它在开始时被调用并且我在其中测量运行时间。在设置了我的矩阵并做了很多其他事情之后，我正在运行我的求解器等等。

现在我在求解器代码上进行了一些更改，这不应该影响矩阵设置的运行时间。但是，我看到那里从 90 秒增加到 150 秒。无需触及那段代码。为什么？如何？

这个时间差是完全可重现的。撤消求解器中的更改会返回快速矩阵设置。在求解器中进行其他更改可能会也可能不会导致运行时间的相同增加，所有这些都是可重现的。运行是在一个空的计算节点上以隔离的方式进行的，因此不会受到那里的影响。

当使用 vTune 找出运行时间增加的地方时，我最终得到了一个简单的循环（在循环嵌套中）：

有人知道那里发生了什么吗？编译器生成的指令与 vTune 完全相同。我正在使用 Intel 编译器，版本 19.0.1。

我正在玩一些编译器标志。当声明 -fpic （确定编译器是否生成与位置无关的代码）时，运行时的增加消失了。但我认为，这会导致指令略有不同，因此并不能解决我面临的真正问题。

使用 Clang，我看不到（至少在这里）这种行为......

关于增加运行时间的原因有什么想法吗？我很好奇...

干杯迈克尔

我目前正在构建一个应用程序，该应用程序具有多个带有 nextJS 的微应用程序，每个应用程序都具有哨兵集成。

我已将我的哨兵配置集中在所有应用程序使用的专用库中，但在微应用程序构建期间，这两个文件sentry.client.config.js和sentry.server.config.js内容如下：

我宁愿避免在我的所有微应用中复制粘贴相同的文件。

有没有办法直接将参数传递给哨兵，而无需在任何不同的微应用中拥有这两个文件。