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假设我们有一个简单的处理器，可以是一个嵌入式系统，有一个系统总线，为了论证，一个 32 位总线。

现在，如果我们有几个外设，例如一个名为 PER0 的外设连接到总线，我们可以做两件事：

1. 允许它以固定宽度访问主总线，例如 8 位，这样 PER0 将始终以 8 位封装与总线通信。这我们可以称之为静态宽度访问。

2. 允许它通过使用告诉处理器它想要使用的访问模式的信号来选择如何根据数据大小与总线通信。例如，我们在处理器和 PER0 之间创建两个信号 A1 和 A0，其值将显示：

   00 - 等待
   01 - 8 位
   10 - 16 位
   11 - 32 位

   因此处理器将根据 A1、A0 的值知道是向其总线发送 8 位数据还是 32 位数据。这我们可以称之为 总线的动态宽度访问。

问题： 根据您的经验，这两种方法中的哪一种更受欢迎，为什么？另外，在哪些情况下应该实施？最后，考虑到嵌入式系统，哪种方法传播得更广？

编辑：我想扩展这个话题，所以我不是在询问个人喜好，而是关于这两种方法的更多信息，以及它们在计算机系统中的应用。因此，我认为这有资格作为一个合法的 stackoverflow 问题。

谢谢！

是否有可用于 linux 的串行协议，允许多个设备通过串行接口（共享串行总线）与 TCP/IP 进行通信。

我的理解是，PPP 仅适用于两个设备通过串行（客户端/服务器）进行通信。当我正在寻找一种适合在多点串行总线上传输 TCP/IP 的低级协议时（我能想象的只有一个是 RS485）。

我有一个让我发疯的架构问题。

要求是处理总线上必须顺序执行的消息列表，因为需求过程。因此，我必须始终在消息 2 之前执行消息编号 1。同一客户的所有消息在逻辑上按唯一的客户代码分组。如果消息崩溃，我必须阻止属于该客户的整个消息列表，然后我必须再次执行它们（不要丢失它们，否则会与调用系统不匹配）我所有的疑问都是关于可伸缩性的；让我解释一下：如果我被迫按顺序处理消息，哪种解决方案可以让我有一天“扩大规模”？我无法增加在总线上处理消息的 Worker 的数量，因为在这种情况下，消息 2 可能会被首先处理（它会向我发送一个错误，因为消息 n.1 尚未完成）您能否建议我可以在总线上使用的解决方案/模式/最佳实践？你认为像 BitzTalk 这样的工具可以在这种情况下提供帮助吗？

提前致谢

总线吞吐量和 CPU 吞吐量之间的差异是什么？这对顺序计算有何不利影响？这对并行计算有何不利影响？

我有一个 SIMULINK 模型，它使用总线输入和输出作为顶级端口。当我测试它时，我不知道如何创建一个测试信号作为总线并将其输入模型。我知道做到这一点的直接方法是创建大量单独的信号并使用bus creator块将它们分组为将馈入模型的总线。但是，这可能不是一种非常有效的做事方式。有谁知道任何替代方案？

我试图查看 Mathworks 网站，但没有真正出现。任何帮助，将不胜感激。

每次我在 Mac 上运行它都会给我Bus error: 10，但是如果我在 Linux 上运行它不会给我任何错误，有人可以给我一个解决方案。

PS：错误在get_pixel功能上，但我仍然无法弄清楚。

并行 ATA (PATA) 是否也称为串行总线？如果是，那么串行 ATA (SATA) 也称为串行总线？

我试图在verilog中连接多个模块，共享一个16位大小的公共“总线”。我在将多个输入（驱动器）连接到总线时遇到问题。当我附加多个驱动程序时，我在 Xilinx 中收到错误消息。

{Top_Module_Name} 单元中的信号总线连接到以下多个驱动器：

我为模块提供的代码是

在顶部模块中，我有类似的东西

我有一个控制器控制启用 1 个热编码。

我只是对可以通过 OTTO 发布哪些类型的事件感到有点困惑。并且事件类的示例将非常有帮助。谢谢

我有一块板子，上面有很多闪存芯片，其中一些显示出间歇性故障。标准内存测试没有显示任何具体的问题地址，除了某些芯片在机械和热应力下间歇性失效。

怀疑实际连接而不是闪存单元本身，我正在寻找一种方法来测试并行总线的地址或数据引脚错误。

有一些内存测试，但它们更适用于 RAM 而不是闪存 ( http://www.ganssle.com/testingram.htm )。具体来说，并行闪存具有一系列总线写入来写入每个值；写入/验证失败很容易是写入操作，它可能是总线上的任何引脚。

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