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fpga - AXI4 从设备输入/输出的位大小

我希望能够了解有关 AXI4 的一些信息，目前正在 Vivado 中测试一个示例。

我使用了加法器，而不是乘法器（下面的示例）。想要有位类型的输入 A、B 和输出 O。但是 slv_reg0 是一个 32 位的 std_logic_vector。

  • AXI4 从设备是否应该始终具有 32 位 I/O？
  • slv_reg0 实际上应该是什么。
  • AXI4总是需要clk输入吗？
  • 我应该如何向我的新奴隶发送数据？我猜想和另一个主/从？

谢谢你

https://www.fpgadeveloper.com/2014/08/creating-a-custom-ip-block-in-vivado.html/ 此代码应在开始之前粘贴：

这应该进入： -- 在此处添加用户逻辑


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