xilinx - Xilinx ISE 构建时间和已编译的模块

Question

有没有办法加快 Xilinx ISE 构建过程？我的项目中有多个 verilog HDL 文件。有时我会在一个文件的某个位置进行微小的更改。但是，构建时间与更改整个项目的时间相同。我认为软件不会为已经构建的模块提供任何优势。

我知道它的硬件，但有什么出路。我的缓慢进步真的很麻烦。任何其他制作该过程的提示将不胜感激。

你真的

阿布巴卡尔

Answer 1

您可以做很多事情来加速 FPGA 构建。其中：
- 布局规划
- 设计分区（Xilinx 和 Altera 有一些差异）
- 添加错误路径和多周期路径约束
- 使用综合和物理实现工具选项
- 复位方案的选择也会影响构建时间
- 不要过度约束定时

我在书中更详细地讨论了这个话题。

谢谢。

Answer 2

您可以对设计进行分区，以帮助加快大型设计中的布局和布线过程。但老实说，FPGA 构建总是会很长:(

这就是为什么我们大多数人开始在工作台上进行构建和调试并很快转向在模拟器中调试代码（编译速度非常快 - 几秒钟），并且只有当它在那里工作时才进行硅的 loooong 构建（几小时）。