verilog - 用于以下测试台和设计输出为 z。为什么？

Question

// 试验台

 ```module tb;
    reg a,B;
    wire y;
    initial begin
    $monitor("a=%b,B=%b,y=%b",a,B,y);
    a=0;
    B=0;
    end
    endmodule

//下面是设计

    ```module gate;
    input a,B;
    output y;
    and A1(y,a,B);
    endmodule

对于任何随机输入，输出 y 都以 z 形式出现