verilog - 在 Yosys 中没有实例名称的 write_verilog

Question

我正在尝试使用 write_verilog 命令生成不包含任何单元名称的嵌套列表；相反，只有verilog表达式。我尝试以下方法：

write_verilog -noexpr synth_001.v

但是我仍然在我生成的网表中得到了单元实例（名称），这是我不想要的。

为了更好地澄清，例如，在生成的 synth_001.v 中，如果我有

  XOR2X1 _207_ (
    .A(_006_),
    .B(_070_),
    .Y(_134_)   );

我实际上想要以下内容：

assign _134_ = _006_ ^ _070_;

我已经阅读了 Yosys 手册，甚至尝试了谷歌提供的选项，比如

rename -enumerate

但还没有运气。

任何提示/想法将不胜感激。

谢谢！

Answer 1

-noexpr写verilog文件时不要使用。

write_verilog synth_001.v