美好的一天，我正在使用 CADENCE-VIRTOOSO，使用 verilogA 我可以创建示意图，但是，在网表模拟期间遇到如下所述的问题
请指导我解决相同的问题描述：
无法编译 ahdlcmi 模块库。查看日志文件 input.ahdlSimDB//1153_cds_work_dmtj_model_DMTJ_veriloga_veriloga.va.Model.ahdlcmi/Linux/../ahdlcmi.out 了解详情。如果编译器内存不足，请使用“setenv CDS_CMI_COMPLEVEL 0”，然后重试。如果失败的原因是语法错误，请联系您的 Cadence 客户支持代表，并提供网表、日志文件、行为模型文件和任何其他有助于识别问题的信息。错误 (SFE-91)：详细说明实例模型时出错。
谢谢 ALISHA PB