vhdl - 进行 VHDL IF 语句添加

Question

只是把它扔给 VHDL 专家......

假设我有声明......

signal a: std_logic_vector(15 downto 0);

signal b: std_logic_vector(3 downto 0);

现在我有这个 IF 语句......

if a > b + 2 then

当= 1110 或 1111时，IF语句右半部分的进位会发生什么情况？b（假设对于我的仿真，当b声明为(3 downto 0)vs时会有不同的结果(4 downto 0)。）而且，对于 Xilinx Vivado 综合，我假设综合与仿真结果匹配。正确的？