riscv - 构建VCS模拟器后如何使verilog为CAD工具做好准备

Question

我已经使用一些配置（默认、DualCoreConfig、RoCCExampleConfig 等）成功构建了 VCS 模拟器，并在 vism/generated-src 下获取了所需文件现在如何在 CAD 工具中使用/准备这个文件（概要）

我是否需要任何处理来编译 Verilog 文件以在 CAD 工具中运行，或者我该怎么做？

谢谢

Answer 1

Rocket Chip README中有一些关于此的文档。

你主要需要做两件事：

1. 填充任何内存黑盒。您可以修改包含的scripts/vlsi_mem_gen脚本以与您的内存编译器（或您的内存编译器生成的内存）对齐，也可以手动填充此黑盒。您可以在文件中找到黑盒内存的参数vsim/generated_src/*.conf。
2. SYNTHESIS使用定义的变量运行 VCS 。

如果使用“hardfloat”浮点单元构建 Rocket Chip，您应该在 VLSI 工具中启用重定时以获得不错的时钟速率（如此答案所示：https ://stackoverflow.com/a/39006952/3870549 ）。