system-verilog - System Verilog 覆盖点和覆盖组是否适用于实际变量类型？

Question

我正在研究在 Cadence 中使用覆盖点和覆盖组进行混合信号验证，以验证我编写的一些受约束的随机类。但是，我无法在网上找到coverpoints 是否可以用于实盘。事实上，我发现一些较早的文章说它们不受支持。可以使用覆盖点来验证实数吗？如果可以，还需要什么额外的语法？

Answer 1

不，SystemVerilog LRM第 19.5 节说

覆盖点指定要覆盖的整数表达式。

的bin结构coverpoint是使用等式运算定义的，其中实数存在近似问题。