有没有什么很好的工具可以从 VHDL 代码生成状态机图？我正在使用 Xilinx ISE Webpack。干杯!
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Active HDL有一个名为“ Code2Graphics ”的特性，它支持这一点。此外，一些综合工具（通常是您需要付费的）也支持这一点。
请注意，RTL 视图在综合工具（例如 XST）中更常见。
于 2011-06-05T01:38:49.290 回答
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Modelsim SE（和 DE？）有这些东西。但是，不是免费的:-(
于 2011-07-28T11:47:14.857 回答