而不是使用
module ... ( .. ) ;
#15
endmodule
我要使用
module ... ( ... ) ;
// GateDelay is a const, like in c language const int GateDelay = 15 ;
# GateDelay
endmodule
或者同样的事情
module ... ( ... ) ;
// assume Wordsize is defined at " define Wordsize 15 "
reg [ Wordsize -1 : 0 ] mem ;
endmodule
我可以在 verilog 中实现这个愿望吗?