基本上，这个问题与将verilog 或vhdl 的顶级IO 映射到Xilinx FPGA 的未使用引脚有关。
Xilinx 的旧 FPGA 编译器“ISE”用于在编译器完成生成 FPGA 二进制文件以供上传后，为您提供编译器能够映射到位文件的“引脚分配”报告。
但是，使用 Xilinx 的 Vivado FPGA 编译器，我不知道这份报告在哪里......
有人知道在哪里可以找到报告或 FPGA 编译器在完成编译后实际映射到 FPGA 引脚的内容吗？
基本上，我希望看到 Vivado 接受了我在 Xilinx 约束文件中列出的 IO，并且能够完成将它们映射到 Compiler 输出 bitsteam 文件中的 FPGA 引脚。
