verilog - 在verilog代码中可以是几个supply1网吗？如果是，是什么意思？

Question

module inst();                                                                                                                                                                                                 
    supply1 sp1;
    supply1 sp2;
    top top1(.p1(sp1));
    top top2(.p1(sp2));
endmodule

在verilog代码中可以是几个supply1网吗？如果是，是什么意思？

Answer 1

就数字逻辑而言，5V 电源和 3.3V 电源之间没有区别。但是为了清楚起见，您可能希望给它们单独的名称，并且您还可以通过将一些 supply1 网络强制为 0 来进行简单的低功耗模拟。如果您只删除一个 supply1 网络，您将无法做到这一点。