verilog - Verilog - 是否可以在同一模拟期间创建两个 vcd 文件

Question

我必须创建两个 vcd 文件。一种从零时间开始，在特定信号变化时结束，另一种在之后开始。

可以用verilog做到吗？

Answer 1

Verilog 标准没有提供在一次模拟中执行此操作的方法。您的第一个模拟将一直运行，直到特定信号更改创建您的第一个 VCD 文件。当特定信号发生变化时，您的第二个模拟必须开始转储到第二个 VCD 文件。

一些工具，如 ModelSim/Questa，提供 Tcl 命令行选项用于转储到多个 VCD 文件。您将关闭转储到第一个 VCD 文件的同时开始转储到第二个 VCD 文件。请阅读您的工具用户手册。