在不运行完整综合的情况下，在 Vivado 中检查我的 VHDL 的最简单方法是什么？
有时我一次编写许多相互关联的模块，并希望快速找到命名错误、缺少分号、端口遗漏等。我读过的建议是运行综合，但这比我需要的时间更长语法检查。我观察到语法错误通常会导致综合在一分钟左右内中止，所以我的解决方法是运行综合并在大约一分钟后手动中止它。
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在 Vivado Tcl 控制台窗口中，该check_syntax命令执行快速语法检查、捕获拼写错误、缺少分号等。
于 2018-03-13T22:50:46.450 回答
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Vivado 在合成之前提供了一个细化步骤。这是 y 综合的轻量级版本，只需阅读所有资源并基于该语言创建设计模型，无需优化和转换。
在许多情况下，对每个文件进行纯语法检查是不够的。您还想知道某些标识符是否存在以及类型是否匹配。因此，需要详细说明。
（如果您从未听说过该步骤：VHDL 编译有 2 个步骤：分析和细化。想想像 ANSI C 中的链接一样的细化。）
于 2018-03-17T15:19:57.210 回答