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我是verilog的新手,为流水线模块编写测试台和为普通模块编写测试台有区别吗?我只需要一个简单的示例来说明测试流水线模块和非流水线模块的测试台代码的预期差异。请注意,我正在测试的模块是流水线的,而不是测试台。

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如果您只想验证整个流水线模块的行为,您可以构建一个简单的基于 UVM 的测试平台架构,如链接中的示例:简单 UVM 测试平台示例

如果要验证流水线结构内部组件之间的连接,可以为每个流水线阶段构建一个通用验证组件 ( UVC ) 和一个包含所有 UVC 的 UVM 验证环境。

无论如何,如果您想将流水线模块验证为黑盒,只知道来自所需输入的预期响应,则与将其验证为非流水线模块大致相同。

于 2018-02-24T13:39:04.203 回答