system-verilog - UART串行接口

Question

我想通过 UART 的 1 位串行接口串行传输 8 位（1 位/时钟周期）。我在事务类中创建了一个 8 位数据包，并通过接口的驱动程序 modport 驱动数据包。这是下面的代码片段。

        for (i = ($size(pkt.RXD)-1); i <= 0; i = i-1) begin

            RXSD_vif.DRV.cb_RXSD_DRV.RXD <= RXSD_pkt[i];

        end

RXSD_vif 是虚拟接口句柄。

DRV - 模组端口

cb_RXSD_DRV 是时钟块，我在其中采用正时钟边沿，RXD 被制成输出。

我收到一个编译错误，提示“进入 RXSD_pkt 的索引太多”。

我对此很陌生，如果能告诉我如何解决这个问题，我将不胜感激。提前致谢

Answer 1

我认为您将索引“i”传递给数据包类的句柄。在您需要索引的类中应该有一个 8 位向量。这有什么帮助吗？