verilog - 在 RTL 编码过程中，哪些项目被视为寄存器？

Question

module a( input b; output c;) //在规划框图时要选择的寄存器 //eg：中断屏蔽，超时寄存器 endmodule

Answer 1

查看这 2 个反转 1 位输入的简单模块：

1. 在这个中，输入和输出之间没有寄存器

   module inv(in, out);
       input  in;
       output out;
       assign out=~in; 
   endmodule
   

下面有一张显示代码的 rtl 翻译的图片：

简单的逆变器

2. 但是在这个反相输入后，该模块将其注册并在时钟信号的上升沿将其作为输出：

   module inv(clk, in, out);
       input  in;
       input clk;
       output out;
       reg r;
       always @ (posedge clk)
          r <= ~in; 
       assign out=r; 
   endmodule
   

下面有一张显示代码的 rtl 翻译的图片：

注册输入的简单反相器