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我知道这是一个相当普遍的问题。无论如何，通过论坛，对于给定的 VHDL 代码，我无法找到令人满意的答案来解释为什么会出现以下 CT 错误。你能帮我吗？

VHDL 代码

library IEEE;
use IEEE.std_logic_1164.all;
entity design is
port(clk:IN std_logic;
reset:IN std_logic;
A:IN std_logic;
B:IN std_logic;
Q:OUT std_logic);
end design;

architecture behave of design is
--signal R0,R1,R2,R3,R4:std_logic;
begin
process(clk,reset)
variable R0,R1,R2,R3,R4:std_logic;
begin
if (reset='1') then
R0:='0';
R1:='0';
R2:='0';
R3:='0';
R4:='0';
elsif falling_edge(clk) then
R0:=R4;
R1:=R0 xor A;
R2:=R1 xor B;
R3:=R2;
R4:=R2 xor R3;
end if;
end process;
Q<=R4;       -- ERROR POINTED HERE
end behave;

错误：-

Error (10482): VHDL error at design.vhd(31): object "R4" is used but not declared

是否有一种将变量分配给端口的正确方法，我错过了？

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2 回答 2

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R4在您的进程的声明区域中被声明为变量。它在您的流程之外是不可见的，因此您的工具会给出您给出的错误。如果您Q<=R4;在进程中移动该行，在 之后end if;，错误应该会消失，因为此时变量仍然可见。

话虽如此，我认为您的代码不会像您认为的那样做。我看到您开始使用signalfor等。在您充分了解信号和变量之间的差异之前，您R1可能应该避免使用 a 。variable还有其他现有的问题可以解决这个问题。

于 2017-10-17T13:43:30.680 回答
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R4 是您在代码中声明的变量。它不能在 endif 语句之外使用。所以这就是你的设备给你一个错误消息的原因。为了消除此错误，您可以在 Q<=R4 之外和 endif 语句内再次声明 R4。

于 2018-02-06T07:33:32.807 回答